Rapidus：2㎚半導体の中核技術開発に成功
Rapidus: Successfully develops core technology for 2 nm semiconductors
Rapidus：成功開發2mm半導體核心技術
・RapidusとIBM、2㎚半導体の研究成果を公表
・Rapidusが、2025年4月から試作品製造を開始
日経新聞掲載記事からSummaryをお届けします。
ラピダスの小池淳義社長：
ラピダスと米IBMは、2025年4月から最先端半導体の量産を目指す。
「回路線幅・2㎚半導体を、性能通り動作させる中核技術」を共同開発した。
2㎚半導体の試作品：
ラピダスが、2025年4月から試作品製造を始める。
１．ラピダスは、今回の技術を試作品に採用して高性能を実現した。
２．半導体の中を流れる電流の電圧を、細かく制御する。
今回の研究概要：
SLR(Selective Layer Reductions)と呼ぶ「選択的に層を削減するエッチングプロセス」を導入する
複数のしきい値電圧を制御できるマルチしきい値電圧を備えたナノシート。
GAA(Gate All Around)のトランジスタを構築できた。
国際電子デバイス会議（IEDM2024）：
12月7日～11日、IEDM2024が米サンフランシスコで開催されている。
１．12月9日、今回2社が研究成果を発表し、論文が採択された。
２．ラピダスとIBMが、「2nm半導体研究成果を対外的に公表する」のは初めてだ。
IBMのコメント：
IBMが、「今回開発の2nmチップは、厳しい技術要件をクリアした」とコメントした。
１．2nm半導体素子は、GAA（ゲート・オール・アラウンド）と云う複雑な構造を使う。
２．「微細回路からの電気漏れを防ぐ」ため、「特定層に絶縁膜をつくること」に成功した。
今回の2nmチップは、電圧を細かく制御でき、従来より少ない電力で、複雑な計算処理がこなせる。
ラピダスの今後の計画：
１．2025年から、北海道の千歳工場で試作を開始する。
２．2027年から、2nm半導体の量産を目指す。
ラピダスの富田一行氏：
現在、米国のIBM研究拠点で、2nm半導体の設計技術をIBMと共同開発中。
来年、ラピダスの北海道工場に、同技術を導入する。
https://www.nikkei.com/article/DGXZQOUC104F10Q4A211C2000000/
Rapidus and IBM move closer to scaling out 2nm chip production
A new chip construction process, called selective layer reductions
helping overcome some of the critical challenges to produce 2nm transistors
Report from IBM Blog
A new chip construction process : called selective layer reductions,
Itis helping overcome some of the critical challenges to produce 2-nanometer transistors and beyond at scale within the decade.
Scientists from IBM and Japanese chipmaker Rapidus have announced that they reached a critical milestone in consistently constructing chips with a 2nm process.
Using two different strategies : for selective nanosheet layer reduction,
they can now build nanosheet gate-all-around transistors with multiple threshold voltages (or multi-Vt),
which allows for chips that can perform complex computations without requiring as much energy.
The group found :
they could do this without the metal gate boundary problems that tend to accompany this construction method.
They present their new research today at the annual IEEE International Electron Devices Meeting (IEDM) in San Francisco.
Three years ago :
IBM Research scientists showed off the world’s first 2 nanometer node chip,
two years ago :
IBM and Rapidus formed a partnership to advance this technology to a place where it would be possible to fabricate 2 nm chips at scale.
With their new results :
the collaboration has brought this effort a crucial step closer to the goal of producing these chips before the end of this decade.
Kazuyuki Tomida : the general manager at Rapidus US, LLC, also mentioned.
Multi-Vt technology is a critical component of our nanosheet architecture.
The joint publication of this technology research paper :
with IBM Research at the IEDM conference represents a substantial milestone for Rapidus.
This achievement reinforces our confidence in realizing our goal of manufacturing in Hokkaido at our advanced IIM foundry.
Dechao Guo : the director of advanced logic technology at IBM Research.also mentioned.
New problems, new solutions:
Producing 2 nm node chips isn’t just a matter of scaling components down, explained Dechao Guo, the director of advanced logic technology at IBM Research.
It also introduces unique challenges compared to the previous industry standard, FinFET transistors.
To achieve our goals for 2nm technology, we need process solutions with nanosheet gate-all-around architecture for multiple threshold voltages.
which enable ultra-low threshold voltages for high-performance computing, and higher threshold voltages for low-power computing.
The team has now demonstrated a vital step toward the first iteration of the next generation of microchips.
https://research.ibm.com/blog/rapidus-ibm-move-closer-to-scaling-out-2-nm-chip-production